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Auteur Taghi, Mohamed Oussaid
Documents disponibles écrits par cet auteur
Affiner la rechercheEtude, simulation et implémentation sur FPGA d'un module d'estimation de mouvement pour un encodeur vidéo / Abd Ennour Bouzenad
Titre : Etude, simulation et implémentation sur FPGA d'un module d'estimation de mouvement pour un encodeur vidéo Type de document : texte imprimé Auteurs : Abd Ennour Bouzenad, Auteur ; Zine Elabadine Dahmane, Auteur ; Lahcen Abdelouel, Auteur de l'animation ; Taghi, Mohamed Oussaid, Directeur de thèse Editeur : [S.l.] : [s.n.] Année de publication : 2013 Importance : 69 f. Présentation : ill. Format : 30 cm. Accompagnement : 1 CD-ROM. Note générale : Mémoire de Projet de Fin d’Études : Électronique : Alger, École Nationale Polytechnique : 2013
Annexes f. 70 - 78 . - Bibliogr. f. 79 - 81Langues : Français (fre) Mots-clés : Estimation de mouvement
Norme MPEG -- Etude
Norme MPEG -- Simulation
Compression vidéo
Encodeur vidéoIndex. décimale : PN00813 Résumé : Notre projet de fin d’étude s’inscrit dans le cadre de développement d’une application de compression vidéo numérique, nous nous intéressons tout particulièrement au module chargé de l’estimation de mouvement.
Après une étude théorique des techniques d'estimation de mouvement et une simulation des fonctionnalités d'un encodeur vidéo de la norme MPEG, les résultats sont analysés et un partitionnement logiciel/matériel est proposé.
Enfin une amélioration a été apportée à l'algorithme d'estimation de mouvement en vue d'une implémentation simple autour d’une architecture mixte FPGA/CPU.Etude, simulation et implémentation sur FPGA d'un module d'estimation de mouvement pour un encodeur vidéo [texte imprimé] / Abd Ennour Bouzenad, Auteur ; Zine Elabadine Dahmane, Auteur ; Lahcen Abdelouel, Auteur de l'animation ; Taghi, Mohamed Oussaid, Directeur de thèse . - [S.l.] : [s.n.], 2013 . - 69 f. : ill. ; 30 cm. + 1 CD-ROM.
Mémoire de Projet de Fin d’Études : Électronique : Alger, École Nationale Polytechnique : 2013
Annexes f. 70 - 78 . - Bibliogr. f. 79 - 81
Langues : Français (fre)
Mots-clés : Estimation de mouvement
Norme MPEG -- Etude
Norme MPEG -- Simulation
Compression vidéo
Encodeur vidéoIndex. décimale : PN00813 Résumé : Notre projet de fin d’étude s’inscrit dans le cadre de développement d’une application de compression vidéo numérique, nous nous intéressons tout particulièrement au module chargé de l’estimation de mouvement.
Après une étude théorique des techniques d'estimation de mouvement et une simulation des fonctionnalités d'un encodeur vidéo de la norme MPEG, les résultats sont analysés et un partitionnement logiciel/matériel est proposé.
Enfin une amélioration a été apportée à l'algorithme d'estimation de mouvement en vue d'une implémentation simple autour d’une architecture mixte FPGA/CPU.Exemplaires
Code-barres Cote Support Localisation Section Disponibilité Spécialité Etat_Exemplaire PN00813 PN00813 Papier + ressource électronique Bibliothèque centrale Projet Fin d'Etudes Disponible Electronique Consultation sur place/Téléchargeable Documents numériques
BOUZENAD.Abd Annour_DAHMANE.Zine Elabadine.pdfURL Implémentation sur circuit reconfigurable d'un décodeur de Reed-Solomon pour les communications sans fils / Redouane Khemis
Titre : Implémentation sur circuit reconfigurable d'un décodeur de Reed-Solomon pour les communications sans fils Type de document : texte imprimé Auteurs : Redouane Khemis, Auteur ; Karim Kaced, Auteur ; Taghi, Mohamed Oussaid, Directeur de thèse ; Lahcen Abdelouel, Directeur de thèse Editeur : [S.l.] : [s.n.] Année de publication : 2013 Importance : 89 f. Présentation : ill. Format : 30 cm. Accompagnement : 1 CD-ROM. Note générale : Mémoire de Projet de Fin d’Études : Électronique : Alger, Ecole Nationale Polytechnique : 2013
Bibliogr. f. 90 - 91Langues : Français (fre) Mots-clés : Circuit reconfigurable -- Implémentation
Reed-Solomon -- Codes
Codage canal
FPGA
Correcteurs d’erreurs -- CodeIndex. décimale : PN01213 Résumé : Ce travail s’inscrit dans le cadre de l’étude des codes correcteurs d’erreurs.
Nous nous intéressons tout particulièrement aux codes de Reed-Solomon utilisés dans les communications sans fils.
Après une étude théorique de ces codes, nous proposons deux architectures pour les codeurs et décodeurs de Reed-Solomon (15, 9) et (255, 239), l’une bas´e sur la théorie d’Euclid et l’autre sur les registres à décalage de Berlekamp-Massey.
Les codes de description sont écrits en VHDL, la synthèse est l’implémentation aussi bien du codeur et des décodeurs est réalisé à l’aide de l’outil ISE de Xilinx sur carte FPGA.Implémentation sur circuit reconfigurable d'un décodeur de Reed-Solomon pour les communications sans fils [texte imprimé] / Redouane Khemis, Auteur ; Karim Kaced, Auteur ; Taghi, Mohamed Oussaid, Directeur de thèse ; Lahcen Abdelouel, Directeur de thèse . - [S.l.] : [s.n.], 2013 . - 89 f. : ill. ; 30 cm. + 1 CD-ROM.
Mémoire de Projet de Fin d’Études : Électronique : Alger, Ecole Nationale Polytechnique : 2013
Bibliogr. f. 90 - 91
Langues : Français (fre)
Mots-clés : Circuit reconfigurable -- Implémentation
Reed-Solomon -- Codes
Codage canal
FPGA
Correcteurs d’erreurs -- CodeIndex. décimale : PN01213 Résumé : Ce travail s’inscrit dans le cadre de l’étude des codes correcteurs d’erreurs.
Nous nous intéressons tout particulièrement aux codes de Reed-Solomon utilisés dans les communications sans fils.
Après une étude théorique de ces codes, nous proposons deux architectures pour les codeurs et décodeurs de Reed-Solomon (15, 9) et (255, 239), l’une bas´e sur la théorie d’Euclid et l’autre sur les registres à décalage de Berlekamp-Massey.
Les codes de description sont écrits en VHDL, la synthèse est l’implémentation aussi bien du codeur et des décodeurs est réalisé à l’aide de l’outil ISE de Xilinx sur carte FPGA.Exemplaires
Code-barres Cote Support Localisation Section Disponibilité Spécialité Etat_Exemplaire PN01213 PN01213 Papier + ressource électronique Bibliothèque centrale Projet Fin d'Etudes Disponible Electronique Consultation sur place/Téléchargeable Documents numériques
KACED.Karim_KHEMIS.Redouane.pdfURL Implémentation sur circuit reconfigurable d'un décodeur de viterbi à décision ferme / Massiva Yamina Zouaoui
Titre : Implémentation sur circuit reconfigurable d'un décodeur de viterbi à décision ferme Type de document : texte imprimé Auteurs : Massiva Yamina Zouaoui, Auteur ; Abderrezak Hadji, Auteur ; Taghi, Mohamed Oussaid, Directeur de thèse ; Lahcen Abdelouel, Directeur de thèse Editeur : [S.l.] : [s.n.] Année de publication : 2012 Importance : 132 f. Présentation : ill. Format : 30 cm. Accompagnement : 1 CD-ROM. Note générale : Mémoire de Projet de Fin d'Etudes : Electronique : Alger, Ecole Nationale Polytechnique : 2012
Bibliogr. f. 79 . - Annexes f. 81 - 132Langues : Français (fre) Mots-clés : Code convolutionels
Codage de canal
Circuit reconfigurableIndex. décimale : PN01712 Résumé : Ce travail s’articule autour de la simulation et l’implémentation sur FPGA d’un décodeur de Viterbi à décision ferme.
Il s'agit d'un décodeur utilisé dans les récepteurs des systèmes de communication numériques lorsque l'information est codée par un code convolutionnel.
Cet algorithme concerne le décodage de canal et sert donc à la détection et à la correction des erreurs au sein de l'information reçue.
Nous avons supposé un codeur convolutionnel de longueur de contrainte L = 4 et de rendement R = 1/2 défini par les polynôme générateurs g1 = 13 et g2 = 15.
Nous avons effectué des simulations sur MATLAB pour cette même longueur mais aussi pour une longueur quelconque.
Nous avons aussi réalisé un programme VHDL dont nous avons exposé l'avancement et les résultats.Implémentation sur circuit reconfigurable d'un décodeur de viterbi à décision ferme [texte imprimé] / Massiva Yamina Zouaoui, Auteur ; Abderrezak Hadji, Auteur ; Taghi, Mohamed Oussaid, Directeur de thèse ; Lahcen Abdelouel, Directeur de thèse . - [S.l.] : [s.n.], 2012 . - 132 f. : ill. ; 30 cm. + 1 CD-ROM.
Mémoire de Projet de Fin d'Etudes : Electronique : Alger, Ecole Nationale Polytechnique : 2012
Bibliogr. f. 79 . - Annexes f. 81 - 132
Langues : Français (fre)
Mots-clés : Code convolutionels
Codage de canal
Circuit reconfigurableIndex. décimale : PN01712 Résumé : Ce travail s’articule autour de la simulation et l’implémentation sur FPGA d’un décodeur de Viterbi à décision ferme.
Il s'agit d'un décodeur utilisé dans les récepteurs des systèmes de communication numériques lorsque l'information est codée par un code convolutionnel.
Cet algorithme concerne le décodage de canal et sert donc à la détection et à la correction des erreurs au sein de l'information reçue.
Nous avons supposé un codeur convolutionnel de longueur de contrainte L = 4 et de rendement R = 1/2 défini par les polynôme générateurs g1 = 13 et g2 = 15.
Nous avons effectué des simulations sur MATLAB pour cette même longueur mais aussi pour une longueur quelconque.
Nous avons aussi réalisé un programme VHDL dont nous avons exposé l'avancement et les résultats.Exemplaires
Code-barres Cote Support Localisation Section Disponibilité Spécialité Etat_Exemplaire PN01712 PN01712 Papier + ressource électronique Bibliothèque centrale Projet Fin d'Etudes Disponible Electronique Consultation sur place/Téléchargeable Documents numériques
ZOUAOUI.Massiva Yamina_HADJI.Abderrezak.pdfURL Implémentation sur circuit reconfigurable d'un décodeur de viterbi à décision ferme / Abderrezak Hadji
Titre : Implémentation sur circuit reconfigurable d'un décodeur de viterbi à décision ferme : Register exchange Type de document : texte imprimé Auteurs : Abderrezak Hadji, Auteur ; Taghi, Mohamed Oussaid, Directeur de thèse ; Lahcen Abdelouel, Directeur de thèse Editeur : [S.l.] : [s.n.] Année de publication : 2012 Importance : 28 f. Présentation : ill. Format : 30 cm. Accompagnement : 1 CD-ROM. Note générale : Mémoire de Master: Electronique: Alger, Ecole Nationale Polytechnique: 2012
Bibliogr. [29] fLangues : Français (fre) Mots-clés : Electronique Viterbi Code convolutionels Codage de canal Index. décimale : Ms00512 Résumé : Ce travail s’articule autour de la simulation et l’implémentation sur FPGA d’un décodeur de Viterbi à décision ferme.
Il s'agit d'un décodeur utilisé dans les récepteurs des systèmes de communication numériques lorsque l'information est codée par un code convolutionnel.
Cet algorithme concerne le décodage de canal et sert donc à la détection et à la correction des erreurs au sein de l'information reçue.
Nous avons supposé un codeur convolutionnel de longueur de contrainte L = 4 et de rendement R = 1/2 défini par les polynôme générateurs g1 = 13 et g2 = 15.
Nous avons effectué des simulations sur MATLAB pour cette même longueur mais aussi pour une longueur quelconque.
Nous avons aussi réalisé un programme VHDL dont nous avons exposé l'avancement et les résultats.Implémentation sur circuit reconfigurable d'un décodeur de viterbi à décision ferme : Register exchange [texte imprimé] / Abderrezak Hadji, Auteur ; Taghi, Mohamed Oussaid, Directeur de thèse ; Lahcen Abdelouel, Directeur de thèse . - [S.l.] : [s.n.], 2012 . - 28 f. : ill. ; 30 cm. + 1 CD-ROM.
Mémoire de Master: Electronique: Alger, Ecole Nationale Polytechnique: 2012
Bibliogr. [29] f
Langues : Français (fre)
Mots-clés : Electronique Viterbi Code convolutionels Codage de canal Index. décimale : Ms00512 Résumé : Ce travail s’articule autour de la simulation et l’implémentation sur FPGA d’un décodeur de Viterbi à décision ferme.
Il s'agit d'un décodeur utilisé dans les récepteurs des systèmes de communication numériques lorsque l'information est codée par un code convolutionnel.
Cet algorithme concerne le décodage de canal et sert donc à la détection et à la correction des erreurs au sein de l'information reçue.
Nous avons supposé un codeur convolutionnel de longueur de contrainte L = 4 et de rendement R = 1/2 défini par les polynôme générateurs g1 = 13 et g2 = 15.
Nous avons effectué des simulations sur MATLAB pour cette même longueur mais aussi pour une longueur quelconque.
Nous avons aussi réalisé un programme VHDL dont nous avons exposé l'avancement et les résultats.Exemplaires
Code-barres Cote Support Localisation Section Disponibilité Spécialité Etat_Exemplaire Ms00512A Ms00512 Papier Bibliothèque centrale Mémoire de Master Disponible Ms00512B Ms00512 Papier Bibliothèque centrale Mémoire de Master Disponible Documents numériques
HADJI.Abderrezak.pdfURL
Titre : Implémentation sur FPGA d'un décodeur LDPC pour les communications sans fils Type de document : texte imprimé Auteurs : Oualid Mouhoubi, Auteur ; Taghi, Mohamed Oussaid, Directeur de thèse Editeur : [S.l.] : [s.n.] Année de publication : 2016 Importance : 85 f. Présentation : ill. Format : 30 cm. Accompagnement : 1 CD-ROM. Note générale : Mémoire de Projet de Fin d'Etudes : Electronique : Alger, Ecole Nationale Polytechnique : 2016
Bibliogr. f. 86 - 88Langues : Français (fre) Mots-clés : LDPC
FPGA
HDL
Min-Sum
Décoder
Architecture
ImplémentationIndex. décimale : PN01316 Résumé : Low-density parity-check (LDPC) codes font partie des codes correcteurs d’erreur les plus performant, puisque ils permettent d’atteindre une performance de correction d’erreur très proche de la limite de Shanon pour des codes en block très larges.
Nous avons consacré notre travail à la conception d’une architecture semi parallèle, flexible d’un décodeur LDPC basée sur l’ de décodage Min-sum.
Les performances de cet algorithme de décodage ont été validé dans un premier temps par le biais d’une simulation.
La conception de l’architecture du décodeur a été ensuite implémentée sur la carte FPGA après réduction de la taille du code LDPC considéré pour ce travail, à cause des exigences de test.
Les schémas générés par la description HDL de cette architecture ont été associé aux résultats de synthèse.Implémentation sur FPGA d'un décodeur LDPC pour les communications sans fils [texte imprimé] / Oualid Mouhoubi, Auteur ; Taghi, Mohamed Oussaid, Directeur de thèse . - [S.l.] : [s.n.], 2016 . - 85 f. : ill. ; 30 cm. + 1 CD-ROM.
Mémoire de Projet de Fin d'Etudes : Electronique : Alger, Ecole Nationale Polytechnique : 2016
Bibliogr. f. 86 - 88
Langues : Français (fre)
Mots-clés : LDPC
FPGA
HDL
Min-Sum
Décoder
Architecture
ImplémentationIndex. décimale : PN01316 Résumé : Low-density parity-check (LDPC) codes font partie des codes correcteurs d’erreur les plus performant, puisque ils permettent d’atteindre une performance de correction d’erreur très proche de la limite de Shanon pour des codes en block très larges.
Nous avons consacré notre travail à la conception d’une architecture semi parallèle, flexible d’un décodeur LDPC basée sur l’ de décodage Min-sum.
Les performances de cet algorithme de décodage ont été validé dans un premier temps par le biais d’une simulation.
La conception de l’architecture du décodeur a été ensuite implémentée sur la carte FPGA après réduction de la taille du code LDPC considéré pour ce travail, à cause des exigences de test.
Les schémas générés par la description HDL de cette architecture ont été associé aux résultats de synthèse.Exemplaires
Code-barres Cote Support Localisation Section Disponibilité Spécialité Etat_Exemplaire PN01316 PN01316 Papier + ressource électronique Bibliothèque centrale Projet Fin d'Etudes Disponible Electronique Consultation sur place/Téléchargeable Documents numériques
MOUHOUBI.Oualid.pdfURL PermalinkPermalinkPermalinkPermalinkPermalink