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Le rôle des réseaux de benes dans l'implémentation d’un décodeur LDPC flexible / Oualid Mouhoubi

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ISBD

Titre : Le rôle des réseaux de benes dans l'implémentation d’un décodeur LDPC flexible
Type de document : texte imprimé
Auteurs : Oualid Mouhoubi, Auteur ; Taghi, Mohamed Oussaid, Directeur de thèse
Editeur : [S.l.] : [s.n.]
Année de publication : 2016
Importance : 17 f.
Présentation : ill.
Format : 30 cm
Accompagnement : 1 CD-ROM.
Note générale : Mémoire de Master : Electronique : Alger, Ecole Nationale Polytechnique : 2016
Bibliogr. f. 18 - 19
Langues : Français (fre)
Mots-clés : LDPC
FPGA
HDL
Min-Sum
Décoder
Architecture
Implémentation
Index. décimale : Ms14116
Résumé : Low-density parity-check (LDPC) codes font partie des codes correcteurs d’erreur les plus performant, puisque ils permettent d’atteindre une performance de correction d’erreur très proche de la limite de Shanon pour des codes en block
très larges.
Nous avons consacré notre travail à la conception d’une architecture semi parallèle, flexible d’un décodeur LDPC basée sur l’ de décodage Min-sum.
Les performances de cet algorithme de décodage ont été validé
dans un premier temps par le biais d’une simulation.
La conception de l’architecture du décodeur a été ensuite implémentée sur la carte FPGA après réduction de la taille du code LDPC considéré pour ce travail, à cause des exigences de test.
Les schémas générés par la description HDL de cette architecture ont été associé aux résultats de synthèse.

Le rôle des réseaux de benes dans l'implémentation d’un décodeur LDPC flexible [texte imprimé] / Oualid Mouhoubi, Auteur ; Taghi, Mohamed Oussaid, Directeur de thèse . - [S.l.] : [s.n.], 2016 . - 17 f. : ill. ; 30 cm + 1 CD-ROM.
Mémoire de Master : Electronique : Alger, Ecole Nationale Polytechnique : 2016
Bibliogr. f. 18 - 19
Langues : Français (fre)
Mots-clés : LDPC
FPGA
HDL
Min-Sum
Décoder
Architecture
Implémentation
Index. décimale : Ms14116
Résumé : Low-density parity-check (LDPC) codes font partie des codes correcteurs d’erreur les plus performant, puisque ils permettent d’atteindre une performance de correction d’erreur très proche de la limite de Shanon pour des codes en block
très larges.
Nous avons consacré notre travail à la conception d’une architecture semi parallèle, flexible d’un décodeur LDPC basée sur l’ de décodage Min-sum.
Les performances de cet algorithme de décodage ont été validé
dans un premier temps par le biais d’une simulation.
La conception de l’architecture du décodeur a été ensuite implémentée sur la carte FPGA après réduction de la taille du code LDPC considéré pour ce travail, à cause des exigences de test.
Les schémas générés par la description HDL de cette architecture ont été associé aux résultats de synthèse.

Exemplaires

Code-barres Cote Support Localisation Section Disponibilité Spécialité Etat_Exemplaire
Ms14116 Ms14116 Papier Bibliothèque centrale Mémoire de Master Disponible

Documents numériques

MOUHOUBI.Oualid.pdf
URL