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Architectural-Level Power Optimization of Microcontroller Cores in Embedded Systems / Sergio Saponara in IEEE transactions on industrial electronics, Vol. 54 N°1 (Fevrier 2007) 

Public ISBD [article]  in IEEE transactions on industrial electronics > Vol. 54 N°1 (Fevrier 2007) . - 680-683 p. Titre : Architectural-Level Power Optimization of Microcontroller Cores in Embedded Systems Titre original : Optimisation de niveau architecturale de puissance des noyaux de microcontrôleur dans les systèmes inclus Type de document : texte imprimé Auteurs : Sergio Saponara, Auteur ; Pierangelo Terreni ; Luca Fanucci, Auteur Article en page(s) : 680-683 p. Note générale : Génie Electrique Langues : Anglais (eng) Mots-clés : Automotive  electronics  CMOS  Embedded  systems  Hardware  design  languages  (HDLs)  Low  power  Microcontroller  Electronique  des  véhicules  à  moteur  Systèmes  inclus  Langues  de  conception  de  matériel  Basse  puissance  Microcontrôleur Index. décimale : 621.38 Dispositifs électroniques. Tubes à électrons. Photocellules. Accélérateurs de particules. Tubes à rayons X Résumé : Power saving is becoming one of the major design drivers in electronic systems embedding microcontroller cores. Known microcontrollers typically save power at the expense of reduced computational capability. With reference to an 8051 core, this paper presents a novel clustered clock gating to increase power efficiency at architectural level without performance loss and preserving the reusability of the macrocell. Different from known clustered-gating strategies where the number of clusters is fixed a priori, the optimal cluster organization is derived, considering both the macrocell complexity and switching activity. When implementing the 8051 core in CMOS technology, the proposed approach leads to a 37% power saving, which is higher than the 29% permitted by automatic-clock-gating insertion in commercial computer-aided design tools or the 10% of state-of-the-art clustered-gating strategies. To assess its full functionality, the power-optimized cell has been proved in silicon that is embedded in an automotive system for sensors interface/control. L'économie de puissance est devenir des conducteurs principaux de conception dans les systèmes électroniques incluant des noyaux de microcontrôleur. Microcontrôleurs connus typiquement économiser la puissance aux dépens des possibilités informatiques réduites. Concernant un noyau 8051, cet article présente un roman horloge groupée déclenchant à l'efficacité de puissance d'augmentation au niveau architectural sans perte d'exécution et préservant la réutilisabilité du macrocell. Différent des stratégies de grouper-déclenchement connues où le nombre de faisceaux est fixé a priori, l'organisation optimale de faisceau est dérivée, considérant la complexité de macrocell et commutant l'activité. En mettant en application le noyau 8051 en technologie de CMOS, l'approche proposée mène à une économie de puissance de 37%, qui est plus haute que le 29% autorisé par insertion de automatique-horloge-déclenchement dans des outils commerciaux de conception assistée par ordinateur ou le 10% de stratégies de grouper-déclenchement du dernier cri. Pour évaluer sa pleine fonctionnalité, la cellule puissance-optimisée a été avérée en silicium qui est enfoncé dans un système des véhicules à moteur pour des sondes connectent/commandes. DEWEY : 621 ISSN : 0278-0046 RAMEAU : Microcontrôleurs En ligne : s.saponara@iet.unipi.it [article] Architectural-Level Power Optimization of Microcontroller Cores in Embedded Systems = Optimisation de niveau architecturale de puissance des noyaux de microcontrôleur dans les systèmes inclus [texte imprimé] / Sergio Saponara, Auteur ; Pierangelo Terreni ; Luca Fanucci, Auteur . - 680-683 p. Génie Electrique Langues : Anglais (eng) in IEEE transactions on industrial electronics > Vol. 54 N°1 (Fevrier 2007) . - 680-683 p. Mots-clés : Automotive  electronics  CMOS  Embedded  systems  Hardware  design  languages  (HDLs)  Low  power  Microcontroller  Electronique  des  véhicules  à  moteur  Systèmes  inclus  Langues  de  conception  de  matériel  Basse  puissance  Microcontrôleur Index. décimale : 621.38 Dispositifs électroniques. Tubes à électrons. Photocellules. Accélérateurs de particules. Tubes à rayons X Résumé : Power saving is becoming one of the major design drivers in electronic systems embedding microcontroller cores. Known microcontrollers typically save power at the expense of reduced computational capability. With reference to an 8051 core, this paper presents a novel clustered clock gating to increase power efficiency at architectural level without performance loss and preserving the reusability of the macrocell. Different from known clustered-gating strategies where the number of clusters is fixed a priori, the optimal cluster organization is derived, considering both the macrocell complexity and switching activity. When implementing the 8051 core in CMOS technology, the proposed approach leads to a 37% power saving, which is higher than the 29% permitted by automatic-clock-gating insertion in commercial computer-aided design tools or the 10% of state-of-the-art clustered-gating strategies. To assess its full functionality, the power-optimized cell has been proved in silicon that is embedded in an automotive system for sensors interface/control. L'économie de puissance est devenir des conducteurs principaux de conception dans les systèmes électroniques incluant des noyaux de microcontrôleur. Microcontrôleurs connus typiquement économiser la puissance aux dépens des possibilités informatiques réduites. Concernant un noyau 8051, cet article présente un roman horloge groupée déclenchant à l'efficacité de puissance d'augmentation au niveau architectural sans perte d'exécution et préservant la réutilisabilité du macrocell. Différent des stratégies de grouper-déclenchement connues où le nombre de faisceaux est fixé a priori, l'organisation optimale de faisceau est dérivée, considérant la complexité de macrocell et commutant l'activité. En mettant en application le noyau 8051 en technologie de CMOS, l'approche proposée mène à une économie de puissance de 37%, qui est plus haute que le 29% autorisé par insertion de automatique-horloge-déclenchement dans des outils commerciaux de conception assistée par ordinateur ou le 10% de stratégies de grouper-déclenchement du dernier cri. Pour évaluer sa pleine fonctionnalité, la cellule puissance-optimisée a été avérée en silicium qui est enfoncé dans un système des véhicules à moteur pour des sondes connectent/commandes. DEWEY : 621 ISSN : 0278-0046 RAMEAU : Microcontrôleurs En ligne : s.saponara@iet.unipi.it