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A Hardware Accelerator and FPGA realization for reduced visibility graph construction using efficient bit representations / Sridharan, K. in IEEE transactions on industrial electronics, Vol. 54 N°3 (Juin 2007) 

Public ISBD [article]  in IEEE transactions on industrial electronics > Vol. 54 N°3 (Juin 2007) . - 1800-1804 p. Titre : A Hardware Accelerator and FPGA realization for reduced visibility graph construction using efficient bit representations Titre original : Un accélérateur de matériel et réalisation de FPGA pour la construction réduite de graphique de visibilité en utilisant les représentations efficaces de peu Type de document : texte imprimé Auteurs : Sridharan, K., Auteur ; Priya, T.K., Auteur Article en page(s) : 1800-1804 p. Note générale : Electronique Langues : Anglais (eng) Mots-clés : Efficient  bit  representation  Field-programmable  gate  array  (FPGA)  implementation  Hardware  accelerator  Reduced  visibility  graph  (RVG)  Robotics  Exécution  programmable  de  rangée  de  porte  de  champ  Accélérateur  de  matériel  Graphique  réduit  de  visibilité  Robotique Index. décimale : 621 Ingénierie mécanique en général. Technologie nucléaire. Ingénierie électrique. Machinerie Résumé : The reduced visibility graph (RVG) is an important structure for computation of shortest paths for mobile robots. An efficient bit representation is proposed to construct segments that are part of the RVG. Based on the bit representation, a hardware-efficient scheme is presented whose computational complexity is O(k2log(n/k)), where k is the number of objects and n is the total number of vertices. An architecture that accomplishes the construction of the RVG without division or explicit intersection point calculations is proposed. An efficient field-programmable gate array implementation using block random access memory on an XCV3200E device is presented. Le graphique réduit de visibilité (RVG) est une structure importante pour le calcul des chemins les plus courts pour les robots mobiles. On propose une représentation efficace de peu pour construire les segments qui font partie du RVG. Basé sur la représentation de peu, un arrangement matériel-efficace est présenté dont la complexité informatique est O (k2log (n/k)), où k est le nombre d'objets et n est tout le nombre de sommets. On propose une architecture qui accomplit la construction du RVG sans division ou calculs explicites de point d'intersection. Une exécution field-programmable efficace de rangée de porte employant la mémoire à accès sélective de bloc sur un dispositif de XCV3200E est présentée. DEWEY : 621 ISSN : 0278-0046 RAMEAU : Robotique En ligne : Sridhara@ntu.edu.sg [article] A Hardware Accelerator and FPGA realization for reduced visibility graph construction using efficient bit representations = Un accélérateur de matériel et réalisation de FPGA pour la construction réduite de graphique de visibilité en utilisant les représentations efficaces de peu [texte imprimé] / Sridharan, K., Auteur ; Priya, T.K., Auteur . - 1800-1804 p. Electronique Langues : Anglais (eng) in IEEE transactions on industrial electronics > Vol. 54 N°3 (Juin 2007) . - 1800-1804 p. Mots-clés : Efficient  bit  representation  Field-programmable  gate  array  (FPGA)  implementation  Hardware  accelerator  Reduced  visibility  graph  (RVG)  Robotics  Exécution  programmable  de  rangée  de  porte  de  champ  Accélérateur  de  matériel  Graphique  réduit  de  visibilité  Robotique Index. décimale : 621 Ingénierie mécanique en général. Technologie nucléaire. Ingénierie électrique. Machinerie Résumé : The reduced visibility graph (RVG) is an important structure for computation of shortest paths for mobile robots. An efficient bit representation is proposed to construct segments that are part of the RVG. Based on the bit representation, a hardware-efficient scheme is presented whose computational complexity is O(k2log(n/k)), where k is the number of objects and n is the total number of vertices. An architecture that accomplishes the construction of the RVG without division or explicit intersection point calculations is proposed. An efficient field-programmable gate array implementation using block random access memory on an XCV3200E device is presented. Le graphique réduit de visibilité (RVG) est une structure importante pour le calcul des chemins les plus courts pour les robots mobiles. On propose une représentation efficace de peu pour construire les segments qui font partie du RVG. Basé sur la représentation de peu, un arrangement matériel-efficace est présenté dont la complexité informatique est O (k2log (n/k)), où k est le nombre d'objets et n est tout le nombre de sommets. On propose une architecture qui accomplit la construction du RVG sans division ou calculs explicites de point d'intersection. Une exécution field-programmable efficace de rangée de porte employant la mémoire à accès sélective de bloc sur un dispositif de XCV3200E est présentée. DEWEY : 621 ISSN : 0278-0046 RAMEAU : Robotique En ligne : Sridhara@ntu.edu.sg