CAO d'ASIC / Oumeddour, Messaoud (1994) 

Public ISBD Titre : CAO d'ASIC : application à la conception d'un multiplieur et d'un diviseur Type de document : texte imprimé Auteurs : Oumeddour, Messaoud, Auteur ; Mourad El Allia, Auteur ; Farah, Ahcene, Directeur de thèse Editeur : [S.l.] : [s.n.] Année de publication : 1994 Importance : 67 f. Présentation : ill. Format : 30 cm. Note générale : Mémoire de Projet de Fin d’Études : Électronique : Alger, École Nationale Polytechnique : 1994 Annexe [16] f. - Bibliogr. [1] f Langues : Français (fre) Mots-clés : Architecture du multiplieur et diviseur Algorithme de Baugh-Wooley Algorithme Cappa-Hammacher Réseau carry-save Traitement signal Multiplieur 16x16 bits Diviseur 16/8 bits Opérandes non signés Index. décimale : PN01094 Résumé : Ce mémoire décrit la conception et la réalisation d'un multiplieur et d'un diviseur CMOS de type ASIC. L'architecture du multiplieur et du diviseur est basée respectivement sur l'algorithme de Baugh-Wooley et Cappa-Hammacher modifié, combinés à un réseau carry-save. L'objectif principal de la conception était de réaliser un multiplieur pouvant être efficacement intégré dans un processeur de traitement de signal. Les résultats de la réalisation sont un multiplieur 16x16 bits et un diviseur 16/8 bits pour des opérandes non signés, complément à deux ou mixte. CAO d'ASIC : application à la conception d'un multiplieur et d'un diviseur [texte imprimé] / Oumeddour, Messaoud, Auteur ; Mourad El Allia, Auteur ; Farah, Ahcene, Directeur de thèse . - [S.l.] : [s.n.], 1994 . - 67 f. : ill. ; 30 cm. Mémoire de Projet de Fin d’Études : Électronique : Alger, École Nationale Polytechnique : 1994 Annexe [16] f. - Bibliogr. [1] f Langues : Français (fre) Mots-clés : Architecture du multiplieur et diviseur Algorithme de Baugh-Wooley Algorithme Cappa-Hammacher Réseau carry-save Traitement signal Multiplieur 16x16 bits Diviseur 16/8 bits Opérandes non signés Index. décimale : PN01094 Résumé : Ce mémoire décrit la conception et la réalisation d'un multiplieur et d'un diviseur CMOS de type ASIC. L'architecture du multiplieur et du diviseur est basée respectivement sur l'algorithme de Baugh-Wooley et Cappa-Hammacher modifié, combinés à un réseau carry-save. L'objectif principal de la conception était de réaliser un multiplieur pouvant être efficacement intégré dans un processeur de traitement de signal. Les résultats de la réalisation sont un multiplieur 16x16 bits et un diviseur 16/8 bits pour des opérandes non signés, complément à deux ou mixte.

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Code-barres	Cote	Support	Localisation	Section	Disponibilité	Spécialité	Etat_Exemplaire
PN01094	PN01094	Papier + ressource électronique	Bibliothèque centrale	Projet Fin d'Etudes	Disponible	Electronique	Consultation sur place/Téléchargeable

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