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Conception et implémentation en FPGA d'un classificateur neuronal des arythmies cardiaques / Izeboudjen, Nouma 

Public ISBD Titre : Conception et implémentation en FPGA d'un classificateur neuronal des arythmies cardiaques Type de document : texte imprimé Auteurs : Izeboudjen, Nouma, Auteur ; Farah, A., Directeur de thèse Editeur : [S.l.] : [s.n.] Année de publication : 1999 Importance : 101 f. Présentation : ill. Format : 30cm Note générale : Mémoire de Magister : Electronique : Alger, Ecole Nationale Polytechnique : 1999 Bibliogr. f. 81 - 84 . Annexes f. 86 - 101 Langues : Français (fre) Mots-clés : Classification Arythmies  cardiaques Réseaux  de  neurones Implémentation  FPGA Index. décimale : M002199 Résumé : L'objectif essentiel de ce travail est la conception et l'implémentation en FPGA (Field Programmable Gate Array) d'un circuit intégré décidé à la classification des arythmies cardiaques par l'approche des réseaux de neurones. Afin de pouvoir classer un grand nombre d'arythmies, nous proposons un classificateur composé de deux sous classificateurs montés en cascade: un sous classificateur de morphologie et un sous classificateur temporel. Pour réaliser la classification, nous utilisons l'apprentissage par l'algorithme de la rétropropagation du gradient (RPG). Le travail est divisé en deux parties: une partie software et une partie hardware. La partie software a pour tâche essentielle de réaliser l'apprentissage du classificateur. Pour cela un programme a été développé en utilisant le langage C. Dans la partie hardware nous considérons l'implémentation de la phase de généralisation de l'algorithme RPG. Nous proposons une architecture parallèle et régulière pour l'implémentation du réseau de neurone. Afin de valider cette architecture nous avons opté pour une approche descendante basée sur la synthèse logique et l'utilisation du langage de description VHDL. Nous proposons une description VHDL flexible et paramétrée du réseau de neurone qui peut être facilement adaptée à d'autres applications. La description VHDL du classificateur est implémentée sur un circuit FPGA de la famille XC4000 de XILINX. Conception et implémentation en FPGA d'un classificateur neuronal des arythmies cardiaques [texte imprimé] / Izeboudjen, Nouma, Auteur ; Farah, A., Directeur de thèse . - [S.l.] : [s.n.], 1999 . - 101 f. : ill. ; 30cm. Mémoire de Magister : Electronique : Alger, Ecole Nationale Polytechnique : 1999 Bibliogr. f. 81 - 84 . Annexes f. 86 - 101 Langues : Français (fre) Mots-clés : Classification Arythmies  cardiaques Réseaux  de  neurones Implémentation  FPGA Index. décimale : M002199 Résumé : L'objectif essentiel de ce travail est la conception et l'implémentation en FPGA (Field Programmable Gate Array) d'un circuit intégré décidé à la classification des arythmies cardiaques par l'approche des réseaux de neurones. Afin de pouvoir classer un grand nombre d'arythmies, nous proposons un classificateur composé de deux sous classificateurs montés en cascade: un sous classificateur de morphologie et un sous classificateur temporel. Pour réaliser la classification, nous utilisons l'apprentissage par l'algorithme de la rétropropagation du gradient (RPG). Le travail est divisé en deux parties: une partie software et une partie hardware. La partie software a pour tâche essentielle de réaliser l'apprentissage du classificateur. Pour cela un programme a été développé en utilisant le langage C. Dans la partie hardware nous considérons l'implémentation de la phase de généralisation de l'algorithme RPG. Nous proposons une architecture parallèle et régulière pour l'implémentation du réseau de neurone. Afin de valider cette architecture nous avons opté pour une approche descendante basée sur la synthèse logique et l'utilisation du langage de description VHDL. Nous proposons une description VHDL flexible et paramétrée du réseau de neurone qui peut être facilement adaptée à d'autres applications. La description VHDL du classificateur est implémentée sur un circuit FPGA de la famille XC4000 de XILINX.

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M002199	M002199	Papier	Bibliothèque centrale	Mémoire de Magister	Disponible

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Plateforme pour l'implémentation des réseaux de neurones sur FPGA / Izeboudjen, Nouma 

Public ISBD Titre : Plateforme pour l'implémentation des réseaux de neurones sur FPGA : application à l'algorithme de la rétro propagation du gradient (RPG) Type de document : texte imprimé Auteurs : Izeboudjen, Nouma, Auteur ; Farah, Ahcene, Directeur de thèse ; Bessalah, Hamid, Directeur de thèse Editeur : [S.l.] : [s.n.] Année de publication : 2014 Importance : 190 f. Présentation : ill. Format : 30 cm. Accompagnement : 1 CD-ROM. Note générale : Thèse de Doctorat : Électronique : Alger, École Nationale Polytechnique : 2014 Bibliogr. f. 162 - 169. Annexes f. 170 - 190 Langues : Français (fre) Mots-clés : Réseaux  de  neurones Plateforme Rétro-propagation  du  gradient FPGA Reconfiguration  dynamique Réutilisation Parallélisme Index. décimale : D001214 Résumé : Le travail effectué dans le cadre de cette thèse se rapporte à la conception d’une plateforme pour l’implémentation hardware des réseaux de neurones sur FPGA, plus particulièrement l’algorithme de la rétro propagation du gradient (RPG). Les réseaux de neurones étant au cœur de notre sujet, nous avons consacré le premier chapitre à une présentation générale des réseaux de neurones, en particulier le preceptron multicouche basé sur l’algorithme RPG. Dans le deuxième chapitre, nous avons effectué une étude sur l’état de l’art concernant l’implémentation hardware des réseaux de neurones. Ce qui nous a conduits à proposer une nouvelle approche de classification du hardware neuronal allant des circuits standards jusqu’aux circuits et systèmes sur puce. Dans le chapitre III, nous avons effectué une étude des différents aspects liés à l’implémentation hardware de l’algorithme RPG sur FPGA, à savoir, l’apprentissage, le degré de parallélisme, le choix du langage de description matérielle ainsi que l’évaluation des performances de l’architecture proposée. Nous avons consacré une attention particulière quand à l’influence du choix du multiplieur sur les performances du réseau de neurones; en terme de surface et de temps d’exécution. Aussi, dans ce chapitre, nous avons pris en considération les aspects liés au choix de la famille des circuits FPGAs et le problème lié à la densité d’intégration. Dans le chapitre IV, nous avons appliqué la reconfiguration dynamique à l’algorithme RPG. Pour cela, nous avons effectué une étude comparative des trois approches de reconfiguration dynamiques, à savoir la reconfiguration statique, la reconfiguration dynamique globale et la reconfiguration dynamique locale. Dans le chapitre V, nous avons proposé une nouvelle méthodologie pour l’implémentation hardware des réseaux de neurones, basée sur l’application du concept de réutilisation « design reuse ». La méthodologie proposée constitue l’épine dorsale pour la construction d’une plateforme permettant de regrouper l’ensemble des techniques et moyens liés à l’implémentation sur FPGA des réseaux de neurones. Plateforme pour l'implémentation des réseaux de neurones sur FPGA : application à l'algorithme de la rétro propagation du gradient (RPG) [texte imprimé] / Izeboudjen, Nouma, Auteur ; Farah, Ahcene, Directeur de thèse ; Bessalah, Hamid, Directeur de thèse . - [S.l.] : [s.n.], 2014 . - 190 f. : ill. ; 30 cm. + 1 CD-ROM. Thèse de Doctorat : Électronique : Alger, École Nationale Polytechnique : 2014 Bibliogr. f. 162 - 169. Annexes f. 170 - 190 Langues : Français (fre) Mots-clés : Réseaux  de  neurones Plateforme Rétro-propagation  du  gradient FPGA Reconfiguration  dynamique Réutilisation Parallélisme Index. décimale : D001214 Résumé : Le travail effectué dans le cadre de cette thèse se rapporte à la conception d’une plateforme pour l’implémentation hardware des réseaux de neurones sur FPGA, plus particulièrement l’algorithme de la rétro propagation du gradient (RPG). Les réseaux de neurones étant au cœur de notre sujet, nous avons consacré le premier chapitre à une présentation générale des réseaux de neurones, en particulier le preceptron multicouche basé sur l’algorithme RPG. Dans le deuxième chapitre, nous avons effectué une étude sur l’état de l’art concernant l’implémentation hardware des réseaux de neurones. Ce qui nous a conduits à proposer une nouvelle approche de classification du hardware neuronal allant des circuits standards jusqu’aux circuits et systèmes sur puce. Dans le chapitre III, nous avons effectué une étude des différents aspects liés à l’implémentation hardware de l’algorithme RPG sur FPGA, à savoir, l’apprentissage, le degré de parallélisme, le choix du langage de description matérielle ainsi que l’évaluation des performances de l’architecture proposée. Nous avons consacré une attention particulière quand à l’influence du choix du multiplieur sur les performances du réseau de neurones; en terme de surface et de temps d’exécution. Aussi, dans ce chapitre, nous avons pris en considération les aspects liés au choix de la famille des circuits FPGAs et le problème lié à la densité d’intégration. Dans le chapitre IV, nous avons appliqué la reconfiguration dynamique à l’algorithme RPG. Pour cela, nous avons effectué une étude comparative des trois approches de reconfiguration dynamiques, à savoir la reconfiguration statique, la reconfiguration dynamique globale et la reconfiguration dynamique locale. Dans le chapitre V, nous avons proposé une nouvelle méthodologie pour l’implémentation hardware des réseaux de neurones, basée sur l’application du concept de réutilisation « design reuse ». La méthodologie proposée constitue l’épine dorsale pour la construction d’une plateforme permettant de regrouper l’ensemble des techniques et moyens liés à l’implémentation sur FPGA des réseaux de neurones.

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Code-barres	Cote	Support	Localisation	Section	Disponibilité	Spécialité	Etat_Exemplaire
D001214B	D001214	Papier + ressource électronique	Bibliothèque Annexe	Thèse de Doctorat	Disponible	Electronique	Consultation sur place/Téléchargeable
D001214A	D001214	Papier + ressource électronique	Bibliothèque centrale	Thèse de Doctorat	Disponible	Electronique	Consultation sur place/Téléchargeable

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