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Direct neural-network hardware-implementation algorithm / Dinu, Andrei in IEEE transactions on industrial electronics, Vol. 57 N° 5 (Mai 2010) 

Public ISBD [article]  in IEEE transactions on industrial electronics > Vol. 57 N° 5 (Mai 2010) . - pp. 1845 - 1848 Titre : Direct neural-network hardware-implementation algorithm Type de document : texte imprimé Auteurs : Dinu, Andrei, Auteur ; Cirstea, Marcian N., Auteur ; Cirstea, Silvia E., Auteur Année de publication : 2011 Article en page(s) : pp. 1845 - 1848 Note générale : Génie électrique Langues : Anglais (eng) Mots-clés : Field-programmable  gate  array  (FPGA)  Hardware  implementation  Neural  networks Index. décimale : 621.38 Dispositifs électroniques. Tubes à électrons. Photocellules. Accélérateurs de particules. Tubes à rayons X Résumé : An algorithm for compact neural-network hardware implementation is presented, which exploits the special properties of the Boolean functions describing the operation of artificial neurons with step activation function. The algorithm contains three steps: artificial-neural-network (ANN) mathematical model digitization, conversion of the digitized model into a logic-gate structure, and hardware optimization by elimination of redundant logic gates. A set of C++ programs automates algorithm implementation, generating an optimized very high speed integrated circuit hardware description language code. This strategy bridges the gap between ANN design software and hardware design packages (Xilinx). Although the method is directly applicable only to neurons with step activation functions, it can be extended to sigmoidal functions. DEWEY : 621.38 ISSN : 0278-0046 En ligne : http://ieeexplore.ieee.org/xpl/freeabs_all.jsp?arnumber=5280233 [article] Direct neural-network hardware-implementation algorithm [texte imprimé] / Dinu, Andrei, Auteur ; Cirstea, Marcian N., Auteur ; Cirstea, Silvia E., Auteur . - 2011 . - pp. 1845 - 1848. Génie électrique Langues : Anglais (eng) in IEEE transactions on industrial electronics > Vol. 57 N° 5 (Mai 2010) . - pp. 1845 - 1848 Mots-clés : Field-programmable  gate  array  (FPGA)  Hardware  implementation  Neural  networks Index. décimale : 621.38 Dispositifs électroniques. Tubes à électrons. Photocellules. Accélérateurs de particules. Tubes à rayons X Résumé : An algorithm for compact neural-network hardware implementation is presented, which exploits the special properties of the Boolean functions describing the operation of artificial neurons with step activation function. The algorithm contains three steps: artificial-neural-network (ANN) mathematical model digitization, conversion of the digitized model into a logic-gate structure, and hardware optimization by elimination of redundant logic gates. A set of C++ programs automates algorithm implementation, generating an optimized very high speed integrated circuit hardware description language code. This strategy bridges the gap between ANN design software and hardware design packages (Xilinx). Although the method is directly applicable only to neurons with step activation functions, it can be extended to sigmoidal functions. DEWEY : 621.38 ISSN : 0278-0046 En ligne : http://ieeexplore.ieee.org/xpl/freeabs_all.jsp?arnumber=5280233