Titre :	Etude et implémentation sur circuit reconfigurable de l'algorithme d'Euclid pour le décodage de Reed-Solomon
Type de document :	texte imprimé
Auteurs :	Redouane Khemis, Auteur ; Taghi, Mohamed Oussaid, Directeur de thèse ; Lahcen Abdelouel, Directeur de thèse
Editeur :	[S.l.] : [s.n.]
Année de publication :	2013
Importance :	27 f.
Présentation :	ill.
Format :	30 cm.
Accompagnement :	1 CD-ROM.
Note générale :	Mémoire de Master : Electronique : Alger, Ecole Nationale Polytechnique : 2013 Bibliogr. f. 28
Langues :	Français (fre)
Mots-clés :	Euclid  Codes de Reed-Solomon FPGA Code correcteurs d’erreurs
Index. décimale :	Ms05613
Résumé :	Ce travail s’inscrit dans le cadre de l’étude des codes correcteurs d’erreurs. Je m’intéresse tout particulièrement au bloc d’Euclid utilisé dans le décodage de Reed-Solomon. Après une étude théorique de ces codes, je propose une architectures pour le décodeurs de Reed-Solomon (15, 9) et (255, 239) basée sur la théorie d’Euclid. Les codes de description sont écrits en VHDL, la synthèse est l’implémentation de ce bloc est réalisé à l’aide de l’outil ISE de Xilinx sur carte FPGA.

Etude et implémentation sur circuit reconfigurable de l'algorithme d'Euclid pour le décodage de Reed-Solomon [texte imprimé] / Redouane Khemis, Auteur ; Taghi, Mohamed Oussaid, Directeur de thèse ; Lahcen Abdelouel, Directeur de thèse . - [S.l.] : [s.n.], 2013 . - 27 f. : ill. ; 30 cm. + 1 CD-ROM.
Mémoire de Master : Electronique : Alger, Ecole Nationale Polytechnique : 2013
Bibliogr. f. 28
Langues : Français (fre)

Mots-clés :	Euclid  Codes de Reed-Solomon FPGA Code correcteurs d’erreurs
Index. décimale :	Ms05613
Résumé :	Ce travail s’inscrit dans le cadre de l’étude des codes correcteurs d’erreurs. Je m’intéresse tout particulièrement au bloc d’Euclid utilisé dans le décodage de Reed-Solomon. Après une étude théorique de ces codes, je propose une architectures pour le décodeurs de Reed-Solomon (15, 9) et (255, 239) basée sur la théorie d’Euclid. Les codes de description sont écrits en VHDL, la synthèse est l’implémentation de ce bloc est réalisé à l’aide de l’outil ISE de Xilinx sur carte FPGA.