| Titre : | Implémentation sur FPGA d'un décodeur LDPC pour les communications sans fils |
| Auteurs : | Oualid Mouhoubi, Auteur ; Taghi, Mohamed Oussaid, Directeur de thèse |
| Type de document : | texte imprimé |
| Editeur : | [S.l.] : [s.n.], 2016 |
| Format : | 85 f. / ill. / 30 cm. |
| Accompagnement : | 1 CD-ROM. |
| Note générale : |
Mémoire de Projet de Fin d'Etudes : Electronique : Alger, Ecole Nationale Polytechnique : 2016
Bibliogr. f. 86 - 88 |
| Langues : | Français |
| Index. décimale : | PN01316 |
| Tags : | LDPC FPGA HDL Min-Sum Décoder Architecture Implémentation |
| Résumé : |
Low-density parity-check (LDPC) codes font partie des codes correcteurs d’erreur les plus performant, puisque ils permettent d’atteindre une performance de correction d’erreur très proche de la limite de Shanon pour des codes en block très larges.
Nous avons consacré notre travail à la conception d’une architecture semi parallèle, flexible d’un décodeur LDPC basée sur l’ de décodage Min-sum. Les performances de cet algorithme de décodage ont été validé dans un premier temps par le biais d’une simulation. La conception de l’architecture du décodeur a été ensuite implémentée sur la carte FPGA après réduction de la taille du code LDPC considéré pour ce travail, à cause des exigences de test. Les schémas générés par la description HDL de cette architecture ont été associé aux résultats de synthèse. |
Exemplaires (1)
| Cote | Support | Localisation | Section | Disponibilité | Spécialité | Etat_Exemplaire |
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| PN01316 | Papier + ressource électronique | Bibliothèque centrale | Projet Fin d'Etudes | Disponible | Electronique | Consultation sur place/Téléchargeable |
Documents numériques (1)
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MOUHOUBI.Oualid.pdf URL
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