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Hiérarchie mémoire: les caches / Daniel Etiemble in Techniques de l'ingénieur HB, Vol. HB1 (Trimestriel) 

Public ISBD [article]  in Techniques de l'ingénieur HB > Vol. HB1 (Trimestriel) . - 28 p. Titre : Hiérarchie mémoire: les caches Type de document : texte imprimé Auteurs : Daniel Etiemble, Auteur ; Anceau, François, Auteur Année de publication : 2007 Article en page(s) : 28 p. Note générale : Bibliogr. Langues : Français (fre) Mots-clés : Hiérarchie  Caches  multiprocesseurs Résumé : Entre le ou les processeurs d’un ordinateur et les organes de stockage existe une hiérarchie de mémoires dont les temps d’accès augmentent et les débits diminuent lorsqu’on s’éloigne des processeurs. Cet article décrit les principes et le fonctionnement de partie de cette hiérarchie comprise entre un processeur et la mémoire principale, pour les architectures monoprocesseurs et les architectures parallèles multiprocesseurs et multicœurs. Après avoir introduit les principes de base et les techniques d’amélioration des performances, les protocoles de cohérence sont introduits ainsi que les relations entre les caches et l’autre partie de la hiérarchie entre la mémoire principale et les mémoires secondaires. Les principales optimisations logicielles tenant compte des propriétés des caches sont également introduites. REFERENCE : H 1 002 Date : Aout 2012 En ligne : http://www.techniques-ingenieur.fr/base-documentaire/technologies-de-l-informati [...] [article] Hiérarchie mémoire: les caches [texte imprimé] / Daniel Etiemble, Auteur ; Anceau, François, Auteur . - 2007 . - 28 p. Bibliogr. Langues : Français (fre) in Techniques de l'ingénieur HB > Vol. HB1 (Trimestriel) . - 28 p. Mots-clés : Hiérarchie  Caches  multiprocesseurs Résumé : Entre le ou les processeurs d’un ordinateur et les organes de stockage existe une hiérarchie de mémoires dont les temps d’accès augmentent et les débits diminuent lorsqu’on s’éloigne des processeurs. Cet article décrit les principes et le fonctionnement de partie de cette hiérarchie comprise entre un processeur et la mémoire principale, pour les architectures monoprocesseurs et les architectures parallèles multiprocesseurs et multicœurs. Après avoir introduit les principes de base et les techniques d’amélioration des performances, les protocoles de cohérence sont introduits ainsi que les relations entre les caches et l’autre partie de la hiérarchie entre la mémoire principale et les mémoires secondaires. Les principales optimisations logicielles tenant compte des propriétés des caches sont également introduites. REFERENCE : H 1 002 Date : Aout 2012 En ligne : http://www.techniques-ingenieur.fr/base-documentaire/technologies-de-l-informati [...]

Processeurs / Daniel Etiemble in Techniques de l'ingénieur HB, Vol. HB1 (Trimestriel) 

Public ISBD [article]  in Techniques de l'ingénieur HB > Vol. HB1 (Trimestriel) . - pp. 1-19 Titre : Processeurs : exécution pipeline des instructions Type de document : texte imprimé Auteurs : Daniel Etiemble, Auteur ; Anceau, François, Auteur Année de publication : 2007 Article en page(s) : pp. 1-19 Note générale : Technologies logicielles Architectures des systèmes Langues : Français (fre) Mots-clés : Pipeline;  Superpipeline;  Renommage  de  registres Résumé : Cet article présente les caractéristiques essentielles de l’exécution pipeline des instructions dans les processeurs. Les pipelines ont évolué depuis la fin des années 50. Avec les exemples des pipelines du MIPS 2000 et de l’Intel i486, il montre la décomposition des instructions en étapes élémentaires et leur exécution par le matériel. Il présente le traitement des dépendances de données et de contrôle pour les instructions simples. Les dépendances de données plus complexes sont introduites par les instructions dont la partie calcul nécessite plusieurs cycles d’horloge. Les techniques matérielles de contrôle des vraies dépendances et de suppression des dépendances de nom et les techniques logicielles pour supprimer ou réduire les suspensions sont présentées, ainsi que les problèmes des interruptions et de terminaison non ordonnée des instructions. Note de contenu : Bibliogr. REFERENCE : H 1004 Date : Août 2013 En ligne : http://www.techniques-ingenieur.fr/base-documentaire/technologies-de-l-informati [...] [article] Processeurs : exécution pipeline des instructions [texte imprimé] / Daniel Etiemble, Auteur ; Anceau, François, Auteur . - 2007 . - pp. 1-19. Technologies logicielles Architectures des systèmes Langues : Français (fre) in Techniques de l'ingénieur HB > Vol. HB1 (Trimestriel) . - pp. 1-19 Mots-clés : Pipeline;  Superpipeline;  Renommage  de  registres Résumé : Cet article présente les caractéristiques essentielles de l’exécution pipeline des instructions dans les processeurs. Les pipelines ont évolué depuis la fin des années 50. Avec les exemples des pipelines du MIPS 2000 et de l’Intel i486, il montre la décomposition des instructions en étapes élémentaires et leur exécution par le matériel. Il présente le traitement des dépendances de données et de contrôle pour les instructions simples. Les dépendances de données plus complexes sont introduites par les instructions dont la partie calcul nécessite plusieurs cycles d’horloge. Les techniques matérielles de contrôle des vraies dépendances et de suppression des dépendances de nom et les techniques logicielles pour supprimer ou réduire les suspensions sont présentées, ainsi que les problèmes des interruptions et de terminaison non ordonnée des instructions. Note de contenu : Bibliogr. REFERENCE : H 1004 Date : Août 2013 En ligne : http://www.techniques-ingenieur.fr/base-documentaire/technologies-de-l-informati [...]