Algorithme de VITERBI à décision ferme à stratégie de trace-back / Massiva Yamina Zouaoui (2012) 

Public ISBD Titre : Algorithme de VITERBI à décision ferme à stratégie de trace-back Type de document : texte imprimé Auteurs : Massiva Yamina Zouaoui, Auteur ; Lahcen Abdelouel, Directeur de thèse ; Taghi, Mohamed Oussaid, Directeur de thèse Editeur : [S.l.] : [s.n.] Année de publication : 2012 Importance : 77 f. Présentation : ill. Format : 30 cm. Accompagnement : 1 CD-ROM. Note générale : Mémoire de Master : Electronique : Alger, Ecole Nationale Polytechnique : 2012 Bibliogr. f. 77 Langues : Français (fre) Mots-clés : Décodeur de canal  Décision ferme Systèmes communication numérique Coder conventionnel Algorithme Index. décimale : Ms01412 Résumé : Nous avons simulé et tenté d'implémenter un décodeur de Viterbi à décision ferme sur une carte FPGA. Il s'agit d'un décodeur utilisé dans les récepteurs des systèmes de communication numériques lorsque l'information est codée par un code convolutionnel. Cet algorithme concerne le décodage de canal et sert donc à la détection et à la correction des erreurs au sein de l'information reçue. Nous avons supposé un codeur convolutionnel de longueur de contrainte L = 4 et de rendement R = 1/2 défini par les polynôme générateurs g = 13 et g = 15. Nous avons effectué des simulations sur MATLAB pour cette même longueur mais aussi pour une longueur quelconque. Nous avons aussi tenté de réaliser un programme VHDL dont nous avons exposé l'avancement et les résultats. Algorithme de VITERBI à décision ferme à stratégie de trace-back [texte imprimé] / Massiva Yamina Zouaoui, Auteur ; Lahcen Abdelouel, Directeur de thèse ; Taghi, Mohamed Oussaid, Directeur de thèse . - [S.l.] : [s.n.], 2012 . - 77 f. : ill. ; 30 cm. + 1 CD-ROM. Mémoire de Master : Electronique : Alger, Ecole Nationale Polytechnique : 2012 Bibliogr. f. 77 Langues : Français (fre) Mots-clés : Décodeur de canal  Décision ferme Systèmes communication numérique Coder conventionnel Algorithme Index. décimale : Ms01412 Résumé : Nous avons simulé et tenté d'implémenter un décodeur de Viterbi à décision ferme sur une carte FPGA. Il s'agit d'un décodeur utilisé dans les récepteurs des systèmes de communication numériques lorsque l'information est codée par un code convolutionnel. Cet algorithme concerne le décodage de canal et sert donc à la détection et à la correction des erreurs au sein de l'information reçue. Nous avons supposé un codeur convolutionnel de longueur de contrainte L = 4 et de rendement R = 1/2 défini par les polynôme générateurs g = 13 et g = 15. Nous avons effectué des simulations sur MATLAB pour cette même longueur mais aussi pour une longueur quelconque. Nous avons aussi tenté de réaliser un programme VHDL dont nous avons exposé l'avancement et les résultats.

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Ms01412A	Ms01412	Papier + ressource électronique	Bibliothèque Annexe	Mémoire de Master	Disponible	Electronique	Consultation sur place/Téléchargeable
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Implémentation sur circuit reconfigurable d'un décodeur de viterbi à décision ferme / Massiva Yamina Zouaoui (2012) 

Public ISBD Titre : Implémentation sur circuit reconfigurable d'un décodeur de viterbi à décision ferme Type de document : texte imprimé Auteurs : Massiva Yamina Zouaoui, Auteur ; Abderrezak Hadji, Auteur ; Taghi, Mohamed Oussaid, Directeur de thèse ; Lahcen Abdelouel, Directeur de thèse Editeur : [S.l.] : [s.n.] Année de publication : 2012 Importance : 132 f. Présentation : ill. Format : 30 cm. Accompagnement : 1 CD-ROM. Note générale : Mémoire de Projet de Fin d'Etudes : Electronique : Alger, Ecole Nationale Polytechnique : 2012 Bibliogr. f. 79 . - Annexes f. 81 - 132 Langues : Français (fre) Mots-clés : Code convolutionels Codage de canal Circuit reconfigurable Index. décimale : PN01712 Résumé : Ce travail s’articule autour de la simulation et l’implémentation sur FPGA d’un décodeur de Viterbi à décision ferme. Il s'agit d'un décodeur utilisé dans les récepteurs des systèmes de communication numériques lorsque l'information est codée par un code convolutionnel. Cet algorithme concerne le décodage de canal et sert donc à la détection et à la correction des erreurs au sein de l'information reçue. Nous avons supposé un codeur convolutionnel de longueur de contrainte L = 4 et de rendement R = 1/2 défini par les polynôme générateurs g1 = 13 et g2 = 15. Nous avons effectué des simulations sur MATLAB pour cette même longueur mais aussi pour une longueur quelconque. Nous avons aussi réalisé un programme VHDL dont nous avons exposé l'avancement et les résultats. Implémentation sur circuit reconfigurable d'un décodeur de viterbi à décision ferme [texte imprimé] / Massiva Yamina Zouaoui, Auteur ; Abderrezak Hadji, Auteur ; Taghi, Mohamed Oussaid, Directeur de thèse ; Lahcen Abdelouel, Directeur de thèse . - [S.l.] : [s.n.], 2012 . - 132 f. : ill. ; 30 cm. + 1 CD-ROM. Mémoire de Projet de Fin d'Etudes : Electronique : Alger, Ecole Nationale Polytechnique : 2012 Bibliogr. f. 79 . - Annexes f. 81 - 132 Langues : Français (fre) Mots-clés : Code convolutionels Codage de canal Circuit reconfigurable Index. décimale : PN01712 Résumé : Ce travail s’articule autour de la simulation et l’implémentation sur FPGA d’un décodeur de Viterbi à décision ferme. Il s'agit d'un décodeur utilisé dans les récepteurs des systèmes de communication numériques lorsque l'information est codée par un code convolutionnel. Cet algorithme concerne le décodage de canal et sert donc à la détection et à la correction des erreurs au sein de l'information reçue. Nous avons supposé un codeur convolutionnel de longueur de contrainte L = 4 et de rendement R = 1/2 défini par les polynôme générateurs g1 = 13 et g2 = 15. Nous avons effectué des simulations sur MATLAB pour cette même longueur mais aussi pour une longueur quelconque. Nous avons aussi réalisé un programme VHDL dont nous avons exposé l'avancement et les résultats.

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