Implémentation sur circuit reconfigurable d'un décodeur de viterbi à décision ferme / Massiva Yamina Zouaoui (2012) 

Public ISBD Titre : Implémentation sur circuit reconfigurable d'un décodeur de viterbi à décision ferme Type de document : texte imprimé Auteurs : Massiva Yamina Zouaoui, Auteur ; Abderrezak Hadji, Auteur ; Taghi, Mohamed Oussaid, Directeur de thèse ; Lahcen Abdelouel, Directeur de thèse Editeur : [S.l.] : [s.n.] Année de publication : 2012 Importance : 132 f. Présentation : ill. Format : 30 cm. Accompagnement : 1 CD-ROM. Note générale : Mémoire de Projet de Fin d'Etudes : Electronique : Alger, Ecole Nationale Polytechnique : 2012 Bibliogr. f. 79 . - Annexes f. 81 - 132 Langues : Français (fre) Mots-clés : Code convolutionels Codage de canal Circuit reconfigurable Index. décimale : PN01712 Résumé : Ce travail s’articule autour de la simulation et l’implémentation sur FPGA d’un décodeur de Viterbi à décision ferme. Il s'agit d'un décodeur utilisé dans les récepteurs des systèmes de communication numériques lorsque l'information est codée par un code convolutionnel. Cet algorithme concerne le décodage de canal et sert donc à la détection et à la correction des erreurs au sein de l'information reçue. Nous avons supposé un codeur convolutionnel de longueur de contrainte L = 4 et de rendement R = 1/2 défini par les polynôme générateurs g1 = 13 et g2 = 15. Nous avons effectué des simulations sur MATLAB pour cette même longueur mais aussi pour une longueur quelconque. Nous avons aussi réalisé un programme VHDL dont nous avons exposé l'avancement et les résultats. Implémentation sur circuit reconfigurable d'un décodeur de viterbi à décision ferme [texte imprimé] / Massiva Yamina Zouaoui, Auteur ; Abderrezak Hadji, Auteur ; Taghi, Mohamed Oussaid, Directeur de thèse ; Lahcen Abdelouel, Directeur de thèse . - [S.l.] : [s.n.], 2012 . - 132 f. : ill. ; 30 cm. + 1 CD-ROM. Mémoire de Projet de Fin d'Etudes : Electronique : Alger, Ecole Nationale Polytechnique : 2012 Bibliogr. f. 79 . - Annexes f. 81 - 132 Langues : Français (fre) Mots-clés : Code convolutionels Codage de canal Circuit reconfigurable Index. décimale : PN01712 Résumé : Ce travail s’articule autour de la simulation et l’implémentation sur FPGA d’un décodeur de Viterbi à décision ferme. Il s'agit d'un décodeur utilisé dans les récepteurs des systèmes de communication numériques lorsque l'information est codée par un code convolutionnel. Cet algorithme concerne le décodage de canal et sert donc à la détection et à la correction des erreurs au sein de l'information reçue. Nous avons supposé un codeur convolutionnel de longueur de contrainte L = 4 et de rendement R = 1/2 défini par les polynôme générateurs g1 = 13 et g2 = 15. Nous avons effectué des simulations sur MATLAB pour cette même longueur mais aussi pour une longueur quelconque. Nous avons aussi réalisé un programme VHDL dont nous avons exposé l'avancement et les résultats.

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Implémentation sur circuit reconfigurable d'un décodeur de viterbi à décision ferme / Abderrezak Hadji (2012) 

Public ISBD Titre : Implémentation sur circuit reconfigurable d'un décodeur de viterbi à décision ferme : register exchange Type de document : texte imprimé Auteurs : Abderrezak Hadji, Auteur ; Taghi, Mohamed Oussaid, Directeur de thèse ; Lahcen Abdelouel, Directeur de thèse Editeur : [S.l.] : [s.n.] Année de publication : 2012 Importance : 29 f. Présentation : ill. Format : 30 cm. Accompagnement : 1 CD-ROM. Note générale : Mémoire de Master : Electronique : Alger, Ecole Nationale Polytechnique : 2012 Bibliogr. f. 29 Langues : Français (fre) Mots-clés : Viterbi Code convolutionels Codage de canal Index. décimale : Ms00512 Résumé : Ce travail s’articule autour de la simulation et l’implémentation sur FPGA d’un décodeur de Viterbi à décision ferme. Il s'agit d'un décodeur utilisé dans les récepteurs des systèmes de communication numériques lorsque l'information est codée par un code convolutionnel. Cet algorithme concerne le décodage de canal et sert donc à la détection et à la correction des erreurs au sein de l'information reçue. Nous avons supposé un codeur convolutionnel de longueur de contrainte L = 4 et de rendement R = 1/2 défini par les polynôme générateurs g1 = 13 et g2 = 15. Nous avons effectué des simulations sur MATLAB pour cette même longueur mais aussi pour une longueur quelconque. Nous avons aussi réalisé un programme VHDL dont nous avons exposé l'avancement et les résultats. Implémentation sur circuit reconfigurable d'un décodeur de viterbi à décision ferme : register exchange [texte imprimé] / Abderrezak Hadji, Auteur ; Taghi, Mohamed Oussaid, Directeur de thèse ; Lahcen Abdelouel, Directeur de thèse . - [S.l.] : [s.n.], 2012 . - 29 f. : ill. ; 30 cm. + 1 CD-ROM. Mémoire de Master : Electronique : Alger, Ecole Nationale Polytechnique : 2012 Bibliogr. f. 29 Langues : Français (fre) Mots-clés : Viterbi Code convolutionels Codage de canal Index. décimale : Ms00512 Résumé : Ce travail s’articule autour de la simulation et l’implémentation sur FPGA d’un décodeur de Viterbi à décision ferme. Il s'agit d'un décodeur utilisé dans les récepteurs des systèmes de communication numériques lorsque l'information est codée par un code convolutionnel. Cet algorithme concerne le décodage de canal et sert donc à la détection et à la correction des erreurs au sein de l'information reçue. Nous avons supposé un codeur convolutionnel de longueur de contrainte L = 4 et de rendement R = 1/2 défini par les polynôme générateurs g1 = 13 et g2 = 15. Nous avons effectué des simulations sur MATLAB pour cette même longueur mais aussi pour une longueur quelconque. Nous avons aussi réalisé un programme VHDL dont nous avons exposé l'avancement et les résultats.

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