Design of Full-Parallel Non Binary LDPC Decoder / Cherif Bali (2017) 

Public ISBD Titre : Design of Full-Parallel Non Binary LDPC Decoder Type de document : texte imprimé Auteurs : Cherif Bali, Auteur ; M. Taghi, Directeur de thèse Editeur : [S.l.] : [s.n.] Année de publication : 2017 Importance : 25 f. Présentation : ill. Format : 30 cm. Accompagnement : 1 CD-ROM. Note générale : Mémoire de Master : Electronique : Alger, Ecole Nationale Polytechnique : 2017 Bibliogr. f. 25 Langues : Anglais (eng) Mots-clés : LDPC NB-LDPC Shannon limit Error correction Min-Max Decoder Full-parallel Architecture Design Implementation Index. décimale : Ms13117 Résumé : Low Density Parity-Check (LDPC) codes have been successfully included in numerous wire-less communication standards, since they achieve error correction performance very close to the Shannon limit. Non-Binary LDPC codes has better performance than the binary LDPC codes, In this thesis, we focused on the design and implementation of efficient architecture of the NB-LDPC decoder basic blocks using the Min-Max algorithm. In order to provide flexible decoder. Then proposing a full-parallel design for a hight thoughput communications,the design and implementation of the decoder components are detailed. Design of Full-Parallel Non Binary LDPC Decoder [texte imprimé] / Cherif Bali, Auteur ; M. Taghi, Directeur de thèse . - [S.l.] : [s.n.], 2017 . - 25 f. : ill. ; 30 cm. + 1 CD-ROM. Mémoire de Master : Electronique : Alger, Ecole Nationale Polytechnique : 2017 Bibliogr. f. 25 Langues : Anglais (eng) Mots-clés : LDPC NB-LDPC Shannon limit Error correction Min-Max Decoder Full-parallel Architecture Design Implementation Index. décimale : Ms13117 Résumé : Low Density Parity-Check (LDPC) codes have been successfully included in numerous wire-less communication standards, since they achieve error correction performance very close to the Shannon limit. Non-Binary LDPC codes has better performance than the binary LDPC codes, In this thesis, we focused on the design and implementation of efficient architecture of the NB-LDPC decoder basic blocks using the Min-Max algorithm. In order to provide flexible decoder. Then proposing a full-parallel design for a hight thoughput communications,the design and implementation of the decoder components are detailed.

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Design of Low Complex Non Binary LDPC Decoder using Min - Max algorithm / Kamel-eddine Harabi (2017) 

Public ISBD Titre : Design of Low Complex Non Binary LDPC Decoder using Min - Max algorithm Type de document : texte imprimé Auteurs : Kamel-eddine Harabi, Auteur ; M. Taghi, Directeur de thèse Editeur : [S.l.] : [s.n.] Année de publication : 2017 Importance : 29 f. Présentation : ill. Format : 30 cm. Accompagnement : 1 CD-ROM. Note générale : Mémoire de Master : Electronique : Alger, Ecole Nationale Polytechnique : 2017 Bibliogr. f. 28 - 29 Langues : Anglais (eng) Mots-clés : LDPC Galois Field NB-LDPC Min-Max Decoder Architecture Design Implementation Index. décimale : Ms14417 Résumé : Low-density parity-check (LDPC) codes constructed over the Galois field GF(q), which are also called Non-Binary LDPC (NB-LDPC) codes, are an extension of binary LDPC codes with significantly better performance. The design and implementation of NB-LDPC decoders has rarely been discussed due to their hardware implementation complexity. In this project, we focused on the design of low complex architecture for a NB-LDPC decoder using the Min-Max decoding algorithm.. The main contributions of this work correspond to the design of the decoder basic bloc ks, as the check node (CN) block, the variable node (VN) block and the codeword decision block with efficiency techniques. The design of the decoder and its components are detailed, Various details like block schematics and the components functionality and explanation examples have been presented and documented. Design of Low Complex Non Binary LDPC Decoder using Min - Max algorithm [texte imprimé] / Kamel-eddine Harabi, Auteur ; M. Taghi, Directeur de thèse . - [S.l.] : [s.n.], 2017 . - 29 f. : ill. ; 30 cm. + 1 CD-ROM. Mémoire de Master : Electronique : Alger, Ecole Nationale Polytechnique : 2017 Bibliogr. f. 28 - 29 Langues : Anglais (eng) Mots-clés : LDPC Galois Field NB-LDPC Min-Max Decoder Architecture Design Implementation Index. décimale : Ms14417 Résumé : Low-density parity-check (LDPC) codes constructed over the Galois field GF(q), which are also called Non-Binary LDPC (NB-LDPC) codes, are an extension of binary LDPC codes with significantly better performance. The design and implementation of NB-LDPC decoders has rarely been discussed due to their hardware implementation complexity. In this project, we focused on the design of low complex architecture for a NB-LDPC decoder using the Min-Max decoding algorithm.. The main contributions of this work correspond to the design of the decoder basic bloc ks, as the check node (CN) block, the variable node (VN) block and the codeword decision block with efficiency techniques. The design of the decoder and its components are detailed, Various details like block schematics and the components functionality and explanation examples have been presented and documented.

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Implemenation sur FPGA d'un decodeur spatio-temporel pour les systemes mimo de communication sans fils / Amina Djelili (2017) 

Public ISBD Titre : Implemenation sur FPGA d'un decodeur spatio-temporel pour les systemes mimo de communication sans fils Type de document : texte imprimé Auteurs : Amina Djelili, Auteur ; M. Taghi, Directeur de thèse Editeur : [S.l.] : [s.n.] Année de publication : 2017 Importance : 106 f. Présentation : ill. Format : 30 cm. Accompagnement : 1 CD-ROM Note générale : Mémoire de Projet de Fin d'Etudes : Electronique : Alger, Ecole Nationale Polytechnique : 2017 Bibliogr. f. 43 . Annexes f. 44 - 106 Langues : Français (fre) Mots-clés : Spatio-temporel en bloc Alamouti Decodeur d’alamouti Index. décimale : PN00817 Résumé : Ce travail s’articule autour de la simulation et l’impl ́ementation sur FPGA d’un d ́ecodeur d’Alamouti pour les syst`emes de communications MIMO. Il s’agit d’une etude des techniques de codage/d ́ecodage spatio-temporels en bloc des sytemes MIMO suivie de l’impl ́ementation du d ́ecodeur d’Alamouti et des circuits associ ́es sur la carte FPGA ML501. Implemenation sur FPGA d'un decodeur spatio-temporel pour les systemes mimo de communication sans fils [texte imprimé] / Amina Djelili, Auteur ; M. Taghi, Directeur de thèse . - [S.l.] : [s.n.], 2017 . - 106 f. : ill. ; 30 cm. + 1 CD-ROM. Mémoire de Projet de Fin d'Etudes : Electronique : Alger, Ecole Nationale Polytechnique : 2017 Bibliogr. f. 43 . Annexes f. 44 - 106 Langues : Français (fre) Mots-clés : Spatio-temporel en bloc Alamouti Decodeur d’alamouti Index. décimale : PN00817 Résumé : Ce travail s’articule autour de la simulation et l’impl ́ementation sur FPGA d’un d ́ecodeur d’Alamouti pour les syst`emes de communications MIMO. Il s’agit d’une etude des techniques de codage/d ́ecodage spatio-temporels en bloc des sytemes MIMO suivie de l’impl ́ementation du d ́ecodeur d’Alamouti et des circuits associ ́es sur la carte FPGA ML501.

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Implementation of non binary LDPC decoder on FPGA for wireless communication systems / Cherif Bali (2017) 

Public ISBD Titre : Implementation of non binary LDPC decoder on FPGA for wireless communication systems Type de document : texte imprimé Auteurs : Cherif Bali, Auteur ; Kamel-eddine Harabi, Auteur ; M. Taghi, Directeur de thèse Editeur : [S.l.] : [s.n.] Année de publication : 2017 Importance : 75 f. Présentation : ill. Format : 30 cm. Accompagnement : 1 CD-ROM Note générale : Mémoire de Projet de Fin d'Etudes : Electronique : Alger, Ecole Nationale Polytechnique : 2017 Bibliogr. f. 74 - 75 Langues : Anglais (eng) Mots-clés : LDPC NB-LDPC Shannon limit Error correction Min-Max Decoder Archi-tecture Design Implementation Index. décimale : PN00217 Résumé : Low Density Parity-Check (LDPC) codes have been successfully included in numerous wireless communication standards, since they achieve error correction performance very close to the Shannon limit. Non-Binary LDPC codes has better performance than the binary LDPC codes, In this thesis, we focused on the design and implementation of efficient ar-chitecture of the NB-LDPC decoder basic blocks using the Min-Max algorithm. In order to provide flexible decoder. The design and implementation of the decoder components are detailed. Various details like block schematics and simulation have been documented. Implementation of non binary LDPC decoder on FPGA for wireless communication systems [texte imprimé] / Cherif Bali, Auteur ; Kamel-eddine Harabi, Auteur ; M. Taghi, Directeur de thèse . - [S.l.] : [s.n.], 2017 . - 75 f. : ill. ; 30 cm. + 1 CD-ROM. Mémoire de Projet de Fin d'Etudes : Electronique : Alger, Ecole Nationale Polytechnique : 2017 Bibliogr. f. 74 - 75 Langues : Anglais (eng) Mots-clés : LDPC NB-LDPC Shannon limit Error correction Min-Max Decoder Archi-tecture Design Implementation Index. décimale : PN00217 Résumé : Low Density Parity-Check (LDPC) codes have been successfully included in numerous wireless communication standards, since they achieve error correction performance very close to the Shannon limit. Non-Binary LDPC codes has better performance than the binary LDPC codes, In this thesis, we focused on the design and implementation of efficient ar-chitecture of the NB-LDPC decoder basic blocks using the Min-Max algorithm. In order to provide flexible decoder. The design and implementation of the decoder components are detailed. Various details like block schematics and simulation have been documented.

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Impleméntation sur circuit reconfigurable d’un turbo-decodeur sova pour les communications numériques / Thouria Meghnoudj (2018) 

Public ISBD Titre : Impleméntation sur circuit reconfigurable d’un turbo-decodeur sova pour les communications numériques Type de document : texte imprimé Auteurs : Thouria Meghnoudj, Auteur ; Hamza Tadrist, Auteur ; M. Taghi, Directeur de thèse Editeur : [S.l.] : [s.n.] Année de publication : 2018 Importance : 95 f. Présentation : ill. Format : 30 cm. Accompagnement : 1 CD-ROM Note générale : Mémoire de Projet de Fin d’Étude : Électronique : Alger, École Nationale Polytechnique : 2018 Bibliogr. f. 93 - 95 Langues : Français (fre) Mots-clés : Correction des erreurs Communication sans fils Encodeur Décodeur Turbo MAP SOVA VHDL Index. décimale : PN01418 Résumé : Dans ce travail, nous avons étudié l'une des techniques les plus importantes dans le traitement et la correction des erreurs pour les communications sans fils. Pour envoyer des informations dans le domaine des communications nous avons besoin d’un encodeur et d’un décodeur et à cette fin nous avons utilisé le concept Turbo, qui se décline en deux techniques: MAP et SOVA. La première est caractérisée par sa précision et sa complexité. Tandis que la deuxième, proposée par Hagenauer, est très répandue dans le domaine de la communication à cause de sa complexité réduite. Nous proposons l’implémentation sur FPGA d’une architecture matérielle du système « turbocodes » en utilisant le langage de description matérielle VHDL accompagnée des simulation de l’encodeur et du décodeur. Impleméntation sur circuit reconfigurable d’un turbo-decodeur sova pour les communications numériques [texte imprimé] / Thouria Meghnoudj, Auteur ; Hamza Tadrist, Auteur ; M. Taghi, Directeur de thèse . - [S.l.] : [s.n.], 2018 . - 95 f. : ill. ; 30 cm. + 1 CD-ROM. Mémoire de Projet de Fin d’Étude : Électronique : Alger, École Nationale Polytechnique : 2018 Bibliogr. f. 93 - 95 Langues : Français (fre) Mots-clés : Correction des erreurs Communication sans fils Encodeur Décodeur Turbo MAP SOVA VHDL Index. décimale : PN01418 Résumé : Dans ce travail, nous avons étudié l'une des techniques les plus importantes dans le traitement et la correction des erreurs pour les communications sans fils. Pour envoyer des informations dans le domaine des communications nous avons besoin d’un encodeur et d’un décodeur et à cette fin nous avons utilisé le concept Turbo, qui se décline en deux techniques: MAP et SOVA. La première est caractérisée par sa précision et sa complexité. Tandis que la deuxième, proposée par Hagenauer, est très répandue dans le domaine de la communication à cause de sa complexité réduite. Nous proposons l’implémentation sur FPGA d’une architecture matérielle du système « turbocodes » en utilisant le langage de description matérielle VHDL accompagnée des simulation de l’encodeur et du décodeur.

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MEGHNOUDJ.Thouria_TADRIST.Hamza.pdf URL

Implémentation sur FPGA d’un décodeur LDPC pour les communications sans fils / Idris Achouri (2018) 

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