Implémentation sur FPGA d’un décodeur LDPC pour les communications sans fils / Idris Achouri (2018) 

Public ISBD Titre : Implémentation sur FPGA d’un décodeur LDPC pour les communications sans fils Type de document : texte imprimé Auteurs : Idris Achouri, Auteur ; M. Taghi, Directeur de thèse Editeur : [S.l.] : [s.n.] Année de publication : 2018 Importance : 100 f. Présentation : ill. Format : 30 cm. Accompagnement : 1 CD-ROM Note générale : Mémoire de Projet de Fin d’Étude : Électronique : Alger, École Nationale Polytechnique : 2018 Bibliogr. f. 98 - 100 Langues : Français (fre) Mots-clés : LDPC FPGA HDL Min-Sum Décoder Architecture Implémentation Index. décimale : PN01218 Résumé : Codes de contrôle de parité `a faible densité (LDPC) codes font partie des codes correcteurs d’erreur les plus performant, puisque ils permettent d’atteindre une performance de correction d’erreur tr`es proche de la limite de Shanon pour des codes en block tr`es larges. Nous avons consacré notre travail `a la conception d’une architecture semi parallèle, flexible d’un décodeur LDPC basée sur l’ de décodage Min-sum. Les performances de cet algorithme de décodage ont été valide´ dans un premier temps par le biais d’une simulation. La conception de l’architecture du décodeur a été ensuite implémentée sur la carte FPGA après réduction de la taille du code LDPC considéré pour ce travail, à cause des exigences de test. Les schémas générés par la description HDL de cette architecture ont été associé aux résultats de synthèse. Implémentation sur FPGA d’un décodeur LDPC pour les communications sans fils [texte imprimé] / Idris Achouri, Auteur ; M. Taghi, Directeur de thèse . - [S.l.] : [s.n.], 2018 . - 100 f. : ill. ; 30 cm. + 1 CD-ROM. Mémoire de Projet de Fin d’Étude : Électronique : Alger, École Nationale Polytechnique : 2018 Bibliogr. f. 98 - 100 Langues : Français (fre) Mots-clés : LDPC FPGA HDL Min-Sum Décoder Architecture Implémentation Index. décimale : PN01218 Résumé : Codes de contrôle de parité `a faible densité (LDPC) codes font partie des codes correcteurs d’erreur les plus performant, puisque ils permettent d’atteindre une performance de correction d’erreur tr`es proche de la limite de Shanon pour des codes en block tr`es larges. Nous avons consacré notre travail `a la conception d’une architecture semi parallèle, flexible d’un décodeur LDPC basée sur l’ de décodage Min-sum. Les performances de cet algorithme de décodage ont été valide´ dans un premier temps par le biais d’une simulation. La conception de l’architecture du décodeur a été ensuite implémentée sur la carte FPGA après réduction de la taille du code LDPC considéré pour ce travail, à cause des exigences de test. Les schémas générés par la description HDL de cette architecture ont été associé aux résultats de synthèse.

Réservation

Réserver ce document

Exemplaires (1)

Code-barres	Cote	Support	Localisation	Section	Disponibilité	Spécialité	Etat_Exemplaire
P000297	PN01218	Papier + ressource électronique	Bibliothèque centrale	Projet Fin d'Etudes	Disponible	Electronique	Consultation sur place/Téléchargeable

Documents numériques

ACHOURI.Idris.pdf URL