Implémentation d'algorithmes du problème de chemin algébrique / Metref, Adel (2004) 

Public ISBD Titre : Implémentation d'algorithmes du problème de chemin algébrique Type de document : texte imprimé Auteurs : Metref, Adel, Auteur ; Gacem, Youcef, Auteur ; Sadoun, Rabah, Directeur de thèse Editeur : [S.l.] : [s.n.] Année de publication : 2004 Importance : 63 f. Présentation : ill. Format : 30 cm. Note générale : Mémoire de Projet de Fin d'Etudes: Electronique: Alger, Ecole Nationale Polytechnique: 2004 Bibliogr. [1] f. - Annexe f. 65 - 90 Langues : Français (fre) Mots-clés : Problème du chemin algébrique Architectures systoliques Algorithme de Warshall-Floyd FPGA Index. décimale : PN01204 Résumé : Ce travail traite trois algorithmes du problème du chemin algébrique a savoir: la fermeture transitive d'un graphe, la longueur du plus court chemin dans un graphe et l'arbre couvrant de poids minimum. Une architecture systolique inspirée de l'algorithme de Warshall-Floyd a été élaborée, implémentée pour un circuit FPGA de la famille Virtex-II et testée au niveau fonctionnel et au niveau post-placement et routage pour différentes dimensions du problème. Le temps d'exécution de cette architecture est N cycles d'horloge, N étant la taille de la matrice qui représente le graphe. Implémentation d'algorithmes du problème de chemin algébrique [texte imprimé] / Metref, Adel, Auteur ; Gacem, Youcef, Auteur ; Sadoun, Rabah, Directeur de thèse . - [S.l.] : [s.n.], 2004 . - 63 f. : ill. ; 30 cm. Mémoire de Projet de Fin d'Etudes: Electronique: Alger, Ecole Nationale Polytechnique: 2004 Bibliogr. [1] f. - Annexe f. 65 - 90 Langues : Français (fre) Mots-clés : Problème du chemin algébrique Architectures systoliques Algorithme de Warshall-Floyd FPGA Index. décimale : PN01204 Résumé : Ce travail traite trois algorithmes du problème du chemin algébrique a savoir: la fermeture transitive d'un graphe, la longueur du plus court chemin dans un graphe et l'arbre couvrant de poids minimum. Une architecture systolique inspirée de l'algorithme de Warshall-Floyd a été élaborée, implémentée pour un circuit FPGA de la famille Virtex-II et testée au niveau fonctionnel et au niveau post-placement et routage pour différentes dimensions du problème. Le temps d'exécution de cette architecture est N cycles d'horloge, N étant la taille de la matrice qui représente le graphe.

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