Catalogue en ligne Bibliothèque de l'Ecole Nationale Polytechnique

Les Inscriptions et les Réinscriptions à la Bibliothèque sont Ouvertes du 24/09/2024 au 30/11/2024

Nouvelle recherche Modifier la recherche Historique

Nos Abonnements

Ressources Électroniques

Utilisation de l’apprentissage profond pour la classification / Imene Djellad (2017)

Utilisation de l’apprentissage profond pour la classification : intégration de la solution sur Pynq et développement d’accélérateurs matériels [texte imprimé] / Imene Djellad, Auteur ; Mourad Adnane, Directeur de thèse . - [S.l.] : [s.n.], 2017 . - 88 f. : ill. ; 30 cm. + 1 CD-ROM.
Mémoire de Projet de Fin d'Etudes : Electronique : Alger, Ecole Nationale Polytechnique : 2017
Bibliogr. f. 71 - 72 . Annexes f. 73 - 88
Langues : Français (fre)
Mots-clés : Réseaux de neurones
Classification
FPGA
Implantation
Accélération
Index. décimale : PN00917
Résumé : Dans ce mémoire, nous aborderons le problème de la classification des chiffres manuscrits, nous verrons comment les réseaux de neurones artificiels traitent ce pro-blème et nous en proposerons des modèles que nous implémenterons sur FPGA.
Puis nous explorerons les possibilités d’accélération matérielle afin d’optimiser les calculs réalisés dans les FPGA par ces réseaux.

Bibliothèque de l'Ecole Nationale Polytechnique

Bienvenue sur le Portail de la Bibliothèque

Fond Thèses et Revues scientifiques

Recherche avancée

A-
A
A+

Accueil

Se connecter

Adresse

Bibliothèque de l'Ecole Nationale Polytechnique
Rue des Frères Oudak, Hassen Badi BP 182
16200 El-Harrach
Algérie
023 82 85 26
contact

Météo

Météo Alger

la météo à El-Harrach

Mots-clés :	Réseaux de neurones Classification FPGA Implantation Accélération
Index. décimale :	PN00917
Résumé :	Dans ce mémoire, nous aborderons le problème de la classification des chiffres manuscrits, nous verrons comment les réseaux de neurones artificiels traitent ce pro-blème et nous en proposerons des modèles que nous implémenterons sur FPGA. Puis nous explorerons les possibilités d’accélération matérielle afin d’optimiser les calculs réalisés dans les FPGA par ces réseaux.